회로 기판 설계는 중요하고 시간이 많이 걸리는 작업이며, 발생하는 모든 문제를 해결하려면 엔지니어가 전체 설계, 네트워크별 네트워크, 구성 요소별 구성 요소를 검사해야 합니다. 회로 기판 설계에는 칩 설계 이상의주의를 기울여야한다고 말할 수 있습니다.
일반적인 회로 기판 설계 프로세스는 다음 단계로 구성됩니다.
처음 세 단계는 회로도 검사가 수동 프로세스이기 때문에 가장 많은 시간이 걸립니다. 1000개 이상의 연결이 있는 SoC 보드를 상상해 보십시오. 각 와이어를 수동으로 확인하는 것은 길고 지루한 작업입니다. 사실, 모든 단일 와이어를 확인하는 것은 거의 불가능하며, 이로 인해 잘못된 와이어, 정지 된 노드 등과 같은 최종 보드에 문제가 발생할 수 있습니다.
도식 캡처 단계는 일반적으로 다음과 같은 유형의 문제에 직면합니다.
● 밑줄 오류: 예: APLLVDD 및 APLL_VDD
● 대/소문자를 구분하는 문제: 예: VDDE 및 vdde
● 맞춤법 오류
● 신호 단락 문제
● 그리고 더 많은
이러한 오류를 방지하려면 몇 초 안에 전체 회로도를 확인하는 방법이 있어야합니다. 이 방법은 회로도 시뮬레이션으로 구현할 수 있으며, 이는 현재 보드 설계 프로세스에서 거의 볼 수 없습니다. 회로도 시뮬레이션을 통해 필요한 노드에서 최종 출력을 관찰할 수 있으므로 모든 연결 문제를 자동으로 확인할 수 있습니다.
이것은 프로젝트 예제와 함께 아래에 설명되어 있습니다.
회로 기판의 일반적인 블록 다이어그램을 고려하십시오.
그림 1
복잡한 보드 설계에서는 연결 수가 수천 개에 달할 수 있으며 매우 적은 수의 변경으로 인해 확인하는 데 많은 시간이 낭비 될 수 있습니다.
회로도 시뮬레이션은 설계 시간을 절약할 뿐만 아니라 기판의 품질을 향상시키고 전체 공정의 효율성을 높입니다.
일반적인 DUT(테스트 대상 장치)에는 다음과 같은 신호 중 일부가 있습니다.
그림 2
DUT는 일부 사전 튜닝 후 다양한 신호를 가지며 신호 튜닝을 위해 레귤레이터, 연산 증폭기 등과 같은 다양한 모듈을 갖추고 있습니다. 전압 조정기를 통해 얻은 공급 신호의 예를 고려하십시오.
그림 3: 샘플 보드의 회로도.
연결 관계를 확인하고 전체 검사를 수행하려면 회로도 시뮬레이션이 사용됩니다. 회로도 시뮬레이션은 회로도 생성, 테스트 벤치 생성 및 시뮬레이션으로 구성됩니다.
테스트벤치를 생성하는 동안 여기 신호가 필요한 입력에 제공된 다음 출력 결과가 관심 신호 지점에서 관찰됩니다.
상기 과정은 프로브를 관찰할 노드에 연결하여 구현할 수 있다. 노드 전압 및 파형은 회로도에 오류가 있는지 여부를 나타낼 수 있습니다. 모든 신호 연결이 자동으로 확인됩니다.
그림 4: 각 노드에 대한 개략적인 테스트베드 및 시뮬레이션 값.
위의 다이어그램의 일부를 살펴 보겠습니다.이 다이어그램에서 프로브 된 노드와 전압이 명확하게 보입니다.
따라서 시뮬레이션을 통해 결과를 직접 관찰하고 보드 회로도가 올바른지 확인할 수 있습니다. 또한, 설계 변경에 대한 조사는 여기 신호 또는 구성 요소 값을 신중하게 조정함으로써 달성 될 수 있습니다. 따라서 회로도 시뮬레이션은 보드 설계자와 체커에게 많은 시간을 절약하고 설계의 정확성 가능성을 높입니다.
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