이 기사의 요점.
드라이버 소스 핀이 있는 TO{0}}L 패키지와 드라이버 소스 핀이 없는 TO-247N 패키지의 핀 할당이 다르기 때문에 레이아웃을 패턴화할 때 주의해야 합니다.
TO-247-4L이 게이트 드라이버에 연결되면 핀 할당으로 인해 배선이 교차해야 하며 동일한 표면에서 구성할 수 없으므로 OUT 신호와 GND2 신호가 두 개의 루프 면적과 그 비율에 따라 서지가 발생합니다.
이에 대한 대책으로 루프 면적을 최대한 줄이고 루프 (1)과 루프 (2)의 면적을 동일하게 할 필요가 있습니다. 또한 기본 서지 억제 회로나 버퍼 회로까지 추가하는 것을 고려할 필요가 있습니다.
이 문서에서는 드라이버 소스 핀이 있는 TO{0}L 패키지 제품의 보드 레이아웃 배선과 관련된 고려 사항에 대해 설명합니다. TO-247-4L의 핀 할당은 기존 패키지와 다르기 때문에 레이아웃 및 배선에 주의가 필요합니다.
드라이버 소스 핀이 있는 TO{0}} 회로 기판 레이아웃 및 배선에 대한 주의사항
드라이버 소스 핀이 있는 TO-247-4L의 핀 할당은 "드라이버 소스 핀이 있는 패키지" 문서에 설명된 대로 기존 TO{2}}N의 핀 할당과 다릅니다. TO-247N, TO-247-4L(드라이버 소스 핀 포함) 및 TO-263-7L에 대한 핀 할당 다이어그램이 여기에 다시 표시됩니다.
TO-247-4L의 게이트 핀은 스탬프 처리된 표면을 바라보는 맨 오른쪽에 있는 반면 기존 TO{1}}N 패키지의 게이트 핀은 맨 왼쪽에 있습니다. MOSFET은 일반적으로 드라이버 IC에 의해 구동되지만 대부분의 드라이버 IC에는 기존 TO{2}}N 패키지에 적합한 핀 할당이 있습니다. 아래는 ROHM 드라이버 IC BM61S40RFV-C를 사용한 경우의 MOSFET 배선도의 예입니다.
TO-247N의 경우 MOSFET 구동 신호 OUT 및 리턴 신호 GND2가 게이트 및 소스 핀과 같은 순서로 배열되므로 동일한 표면에 병렬로 배선될 수 있습니다.
반면 TO-247-4L 패키지에서는 그림과 같이 게이트 핀과 드라이버 소스 핀이 드라이버 IC 핀과 반대 순서로 배열되어 배선이 교차해야 하며 같은 얼굴. 따라서 그림과 같이 OUT 신호와 GND2 신호가 2개의 루프를 형성하게 되며, 루프 영역 (1)과 (2)의 면적 비율에 유의해야 합니다.
일반적으로 TO{0}}L 패키지의 MOSFET은 dID/dt 값이 큰 환경에서 사용됩니다. 전류 변화로 인한 자속 변화(dΦ/dt)가 이 루프 영역과 직교하면 드라이버 회로의 루프 영역에 비례하는 전위가 발생합니다. 그리고 MOSFET의 게이트와 소스 사이의 특정 루프 면적 비율에서 전압 값은 때때로 양의 서지 및 음의 서지와 같은 문제를 일으킬 수 있는 수준에 도달합니다. 따라서 OUT 신호와 GND2 신호가 형성하는 루프 영역을 가능한 작게 만들고 루프(1)와 루프(2)의 면적을 동일하게 할 필요가 있습니다.
TO-263-7L 패키지의 핀 할당은 TO-247N과 동일하므로 TO-247-4L과 같은 두 개의 루프를 형성할 수 없으므로 다음을 사용하여 배선할 수 있습니다. 기존 방식과 동일합니다. 그러나 ROHM의 드라이버 IC는 드라이브 신호 OUT 핀(핀 1, 5)의 양쪽에 GND2 핀이 장착되어 있으므로 TO-247-4L에서도 기존 패키지와 동일한 방법으로 배선할 수 있습니다. 패키지.
또한 이전 기사에서 VGS 서지 억제 회로의 추가가 제안되었지만 VDS 셧다운 시 링잉으로 인해 VGS 서지가 여전히 VGS 정격을 초과할 수 있습니다. 이 경우 HVdc에서 배선 임피던스를 줄이거나 각 MOSFET에 버퍼링 회로와 같은 서지 방지 대책을 추가하여 정격 범위 내에서 VGS 서지를 억제할 수 있습니다. 버퍼 회로 설계 방법은 응용 가이드 "버퍼 회로 설계 방법"을 참조하십시오.