컴퓨터 기술의 환경이 계속 진화하고 변화함에 따라 새로운 표준이 등장하고 그에 따라 장치 아키텍처를 조정해야합니다. 이 진술은 DDR3에서 DDR4로의 표준 세대 변경에도 적용됩니다.
랜덤 액세스 메모리의 이러한 발전은 또한 전반적인 성능을 크게 향상 시켰습니다. 따라서 최신 RAM을 활용하려면 USB 표준이 USB 2.0에서 USB 3.0으로 진화했을 때와 마찬가지로 PCB 설계를 변경해야 합니다. 이러한 유형의 변화는 더 많은 처리 능력, 더 나은 성능 및 고급 기능에 대한 시장의 요구가 업계를 계속 주도함에 따라 지속적이고 필요합니다.
대부분의 사람들은 PCB 설계에 필요한 아키텍처 변경 사항을 알아 차리거나 못하지만 이러한 주요 변경의 중요성을 감소시키지 않습니다.
간단히 말해서 DDR4 (Double Data Rate 4)는 두 가지 모듈 유형으로 제공됩니다. 하나의 모듈 유형은 소형 듀얼 인라인 메모리 모듈 (260 핀) 또는 노트북과 같은 휴대용 컴퓨팅 장치에 사용되는 So-DIMM입니다. 다른 모듈 유형은 데스크톱 및 서버와 같은 장치에 사용되는 듀얼 인라인 메모리 모듈 (288 핀) 또는 간단히 DIMM입니다.
물론 아키텍처의 첫 번째 변화는 핀 수 때문입니다. DIMM의 이전 반복(DDR3)은 240핀을 사용했지만 So-DIMM에는 204핀이 있었습니다. 앞서 언급한 DDR4 DIMM은 288핀을 사용합니다. 더 많은 핀이나 접점을 갖춘 DDR4는 더 큰 DIMM 용량, 더 나은 데이터 무결성, 더 빠른 다운로드 속도 및 더 높은 전력 효율성을 제공합니다.
이러한 전반적인 성능 향상과 함께 곡선형 설계(하단)가 제공되어 설치 시 더 우수하고 안전한 연결을 가능하게 하고 안정성과 강도를 향상시킬 수 있습니다. 또한 벤치 테스트에서 DDR4를 통해 최대 3,200MT(초당 메가비트의 전송 속도)까지 50%의 성능 향상을 실현하는 것으로 입증되었습니다.
또한 이러한 성능 향상은 전력 소비 감소로 달성됩니다: 각 DIMM은 이전 세대 표준에서 요구하는 1.5V ~ 1.35V 대신 1.2V만 소비합니다. 이러한 모든 변화는 PCB 설계자가 DDR4를 구현하기 위해 설계 접근 방식을 재평가해야한다는 것을 의미합니다.
전자 장치 또는 부품이 최적의 수준에서 작동하려면 DDR4 구현을 포함하는 정밀한 PCB 설계가 필요합니다. 이것은 잘 이해됩니다. 설계 정확도에 대한 필요성 외에도 오늘날의 메모리와 호환되어야 합니다.
PCB 설계자는 또한 공간 할당 및 중요한 연결과 같은 다양한 다른 요소를 고려해야합니다. 또한 초기 설계 단계를 관리해야 할 필요성이 있으며, 성공적인 구현을 위해서는 설계가 배선 토폴로지 및 설계 사양을 충족해야합니다.
데이터를 효과적으로 관리하려면 PCB가 케이블 연결 및 모범 사례 (PCBs)를 따라야하며, 그렇게하지 않으면 감수성 및 방사 방출을 포함한 몇 가지 문제가 발생할 수 있습니다. PCB 설계자는 또한 적절한 기술을 활용하여 대규모 팬아웃 및 높은 에지 속도를 달성하여 낮은 BER 및 1.6Gbps ~ 3.2Gbps의 데이터 범위를 유지해야 합니다. 다시 말하지만, 적절한 설계 기술이 없으면 PCB는 신호 무결성 문제가 발생하여 누화 및 결과 (과도한) 지터가 발생합니다.
PCB 설계에서 최상의 라우팅 경로를 달성하려면 DIMM 커넥터를 적절히 배치하고 메모리 칩을 올바르게 사용해야 합니다. 일반적으로 DDR4 SDRAM은 피크 타이밍과 최적의 신호 무결성을 달성하기 위해 더 짧은 케이블링과 적절한 간격이 필요합니다. PCB 설계자는 또한 관련 신호 그룹의 핀을 교체해야 합니다. 또한, 갭에서의 신호 배선, 서로 인접한 신호층 배선 및 기준 평면 분할은 구현 중에 피해야 한다.
또한 가능한 경우 메모리 인터페이스 신호를 전원 공급 장치 계층 또는 적절한 접지(GND) 간에 라우팅해야 합니다. 또한 동일한 계층의 동일한 바이트 채널 그룹에서 DQ(입/출력 데이터), DQS(데이터 선택) 및 DM(데이터 마스크) 신호를 라우팅하여 전송 속도 차이를 줄이거나 제거할 수 있습니다. 클록 신호는 DQS 신호보다 전파 지연이 더 길기 때문에 클록 신호 정렬 길이는 일반적으로 두 행 인라인 메모리 모듈에서 가장 긴 DQS 정렬보다 길어야 합니다.
마지막으로, 각 보드 스택은 다르며 간격 요구 사항도 다르다는 것을 명심해야합니다. 따라서 필드 솔버(예: 케이던스 선명도™ 3D 솔버)를 사용하여 임계 신호 간에 -50dB 이하의 누화를 설정해야 합니다. 참고: 클럭에서 DQS까지의 길이 요구 사항은 없지만 시계에서 명령/제어/주소까지의 길이 요구 사항이 있습니다. 길이 요구 사항은 재료의 Dk (유전 상수) 및 각 SDRAM의 부하에 따라 다릅니다. 4.
DQS, DQ 및 DM 네트워크는 스택에서 사용 가능한 내부 스트립라인 계층에 할당할 수 있습니다. 대신 주소/명령/제어 및 클럭을 SDRAM에 가까운 레이어에서 라우팅하여 오버홀 커플링을 최소화해야 합니다.
주소/명령/제어 SDRAM 비아에는 비아 커플링을 줄이기 위해 각 SDRAM에 비아가 지상에 추가(음영 처리된 비아)에 연결되어 있어야 합니다.
또한, 주소 및 제어 기준 전력 계층 또는 접지는 컨트롤러에 따라 달라집니다. DIMM에는 주소 및 제어 기준 전력 계층이 있는 반면, 온보드 BGA(볼 그리드 어레이)에는 주소 및 제어 참조 전력 계층이 거의 없습니다.
DDR4는 이전 세대 표준(DDR3)과 마찬가지로 구현에 새로운 설계 접근 방식을 필요로 합니다. 분명히 설계 요구 사항은 혁신의 부작용 인 업그레이드 된 성능을 수용하기 위해 변경되었습니다. 그러나 올바른 설계 및 토폴로지 기술을 따르면 이 새로운 최신 표준을 활용하여 성능을 극대화할 수 있습니다.
어떤 형태의 DDR 메모리를 구현하든 특히 까다로운 신호 요구 사항이 있는 설계를 수행하든 Cadence의 설계 및 분석 도구 모음이 도움이 될 수 있습니다. 예상보다 빠른 "이중 데이터 속도"를 설계합니다.
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